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DSP Shark ? - forum Universal Audio UAD-2 Octo

C'est pas pour être méchant, mais après enquête, il semblerait que les processeurs Shark utilisés dans le hardware UAD tournent à 450 Mhz .
Euh, c'est l'équivalent du Pentium III, non ?
Ca ressemble pas à une grosse fumisterie permettant d'écouler de vieilles puces ?
La fréquence de l'horloge ne donne que peu de renseignements sur les performances, surtout si on compare des architectures aussi différentes qu'un DSP et un processeur généraliste.
Un DSP est optimisé pour certaines opérations mathématiques essentielles pour le traitement de signal, ne fait pas tourner d'OS gourmand en temps de calcul, etc...
Donc non, ce n'est absolument pas l'équivalent d'un PIII.
Sans compter que chaque DSP est "double" : en mode SIMD il traite deux échantillons à la fois avec les mêmes instructions.

http://www.analog.co…c/adsp-21369.html
@JimBass: on peut faire du SIMD avec des float dans une archi 32 bits? On aurait des registres 64 bits donc?
Je n'ai pas d'expérience avec les processeurs AD, toolchain trop chère pour moi.

EDIT: après avoir parcouru la datasheet, oui on peut grâce aux deux ALU, c'est assez malin.
Je ne connais pas bien les DSP de chez ADI, j'ai surtout bossé sur du TI (avec architecture VLIW) et du SIMD fait maison sur FPGA.

Mais oui, on peut faire du SIMD avec n'importe quoi, tant que l'architecture est prévue pour avec des ALU suffisamment larges ou en nombre suffisant (ce qui revient à peu près au même, bien que le premier soit plutôt qualifié de "vectoriel").
OK, mon modèle était axé sur ce que tu appelles vectoriel.
Je bosse surtout avec des MCU, donc une seule ALU, parfois un FPU à côté.
Je ne suis pas familier avec les archi comme celle du ADXL.
Ça donne envie, mais le prix d'accès est vraiment trop élevé pour moi (et au boulot on n'a pas besoin de ce genre de puissance donc je ne peux pas justifier l'achat par la boite de matos pour mon éducation).
J'ai quelques dev boards avec des FPGA (Lattice, XIlinx Spartan et les nouveaux Zync single core), mais je n'ai pas encore trouvé le temps de m'y mettre.
Tu fais ça en employant directement les cellules DSP du FPGA dans du code HDL? ou tu flashes un soft processor qui les emploie que tu programmes ensuite en C?
Citation de aaB :
les nouveaux Zync single core), mais je n'ai pas encore trouvé le temps de m'y mettre.


C'est une belle archi, avec énormément de possibilités parce qu'on peut coupler les capacités du processeur ARM (et son lot de périphériques) avec la flexibilité du FPGA. On peut par exemple décharger le processeurs de certains traitements, et les câbler en logique programmable. Idem pour des IO spécifiques.
J'ai hâte de tester le Zynq Ultrascale+. :bave:

Citation de aaB :
Tu fais ça en employant directement les cellules DSP du FPGA dans du code HDL? ou tu flashes un soft processor qui les emploie que tu programmes ensuite en C?


Les deux, selon les perfos et la flexibilité nécessaires. Ca va de câbler un pipeline de traitement de signal (en utilisant notamment les blocs DSP) à l'utilisation d'un processeur soft-core comme le MicroBlaze, en passant par des processeurs faits maison et programmés en assembleur.
Je suis moins sur ces sujets maintenant, et puis c'était le travail de toute une équipe.
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